Chip di memoria di SGRAM-GDDR5 EMMC 32 4G pungenti 128MX32 SMD SMT

Descrizione di prodotto

Memoria originale di EDW4032BABG-70-F-R DRAM GDDR5 4G 128MX32 FBGA

Caratteristiche

• VDD = VDDQ = 1.6V/1.55V/1.5V ±3% e 1.35V ±3%

• Tasso di dati: 6,0 Gb/s, 7,0 Gb/s, 8,0 Gb/s

• 16 banche interne • Quattro gruppi di banca per tCCDL = tCK 3

• architettura di prefetch 8n-bit: bit 256 per matrice colto o scrivere accesso per x32; bit 128 per x16 • Lunghezza di scoppio (BL): 8 soltanto

• Latenza programmabile di CAS: 7-25

• Programmabile SCRIVA la latenza: 4-7

• Il CRC programmabile HA LETTO la latenza: 2-3

• Il CRC programmabile SCRIVE la latenza: 8-14

• Modello programmabile della tenuta di EDC per CDR

• Precarica: Opzione automatica per ogni accesso scoppiato

• L'auto rinfresca e l'auto rinfresca i modi

• Rinfreschi i cicli: 16.384 cycles/32ms

• Interfaccia: Pseudo uscite compatibili aperte dello scolo (POD-15): 40Ω abbattuti, 60Ω tirano su

• termine del Su dado (ODT): 60Ω o 120Ω (NOM)

• ODT e calibratura automatica di resistenza del driver dell'uscita con il perno esterno della resistenza ZQ: 120Ω

• Contrappesi programmabili di forza del driver e di termine

• VREF esterno o interno selezionabile per le immissioni dei dati; contrappesi programmabili per VREF interno

• VREF esterno separato per gli input comando/di indirizzo

• TC = 0°C a +95°C

• configurazione di modo x32/x16 fissata a ciclo iniziale con il perno di EDC

• Interfaccia asimmetrica per i dati, l'indirizzo ed il comando

• I dati quarti valutano gli input di orologio differenziale CK_t, CK_c per l'indirizzo ed i comandi

• Due input di orologio differenziale di tasso di dati di metà, WCK_t e WCK_c, ciascuno connesso con due byte di dati (DQ, DBI_n, EDC)

• Dati della RDT (WCK) ed indirizzare (le CK)

• Comando di DSR (CK)

• Scriva la funzione della maschera di dati via il bus di indirizzo (singola doppia maschera di byte)

• Inversione del canale omnibus di dati (DBI) ed inversione del bus di indirizzo (ABI)

• Modo inserita/disinserita dell'ingresso/uscita PLL

• Correttore del duty cycle (DCC) per l'orologio di dati (WCK)

• Serrata di Digital RAS