Regolatore IC GDDR6 8G 256MX32 di Dram di memoria flash di MT61K256M32JE-14-A 8gb EMMC

Descrizione di prodotto

MT61K256M32JE-14: Un'archiviazione di dati originale di memoria di DRAM GDDR6 8G 256MX32 FBGA

Caratteristiche

• VDD = VDDQ = 1.35V ±3%, 1.25V ±3% e 1.20V – 2%/+3%

• VPP = 1.8V – 3%/+6%

• Tasso di dati: 12 Gb/s, 14 Gb/s, 16 Gb/s

• 2 canali indipendenti separati (x16)

• x16/x8 e 2 canali/pseudo configurazioni di modo del canale (PC) fissate alla risistemazione

• Singole interfacce concluse per canale per l'indirizzo di ordine (CA) ed i dati

• Input di orologio differenziale CK_t/CK_c per CA per 2 canali

• Un orologio differenziale ha introdotto WCK_t/WCK_c per canale per i dati (DQ, DBI_n, EDC)

• Doppi comando di tasso di dati (RDT)/indirizzo (CK)

• Tasso di dati del quadrato (QDR) e doppi dati di tasso di dati (RDT) (WCK), secondo frequenza operativa

• architettura di prefetch 16n con 256 bit per matrice colti o scrivere accesso

• 16 banche interne

• 4 gruppi di banca per tCCDL = 3tCK e 4tCK

• Latenza COLTA programmabile

• Programmabile SCRIVA la latenza

• Scriva la funzione della maschera di dati tramite bus di CA con singola e doppia granularità della maschera di byte

• Inversione del canale omnibus di dati (DBI) ed inversione del bus di CA (CABI)

• Ingresso/uscita PLL

• Addestramento del bus di CA: Monitoraggio dell'input di CA via i segnali di DQ/DBI_n/EDC

• Addestramento dell'orologio di WCK2CK con le informazioni di fase via i segnali di EDC

• I dati leggono e scrivono l'addestramento via FIFO colto (profondità = 6)

• Integrità lettura /scrittura della trasmissione dei dati assicurata dal controllo a ridondanza ciclica

• Il CRC programmabile HA LETTO la latenza

• Il CRC programmabile SCRIVE la latenza

• Modello programmabile della tenuta di EDC per CDR

• Modo di RDQS sui perni di EDC