Gate array programmabile del campo del chip SMD MP TFPGA del circuito integrato A3P250-FG256

Descrizione di prodotto

A3P250-FG256 SMD/MP TFPGA - gate array programmabile del campo

Caratteristica

• 15 K - 1 m. System Gates

• Fino a 144 Kbits di doppia porta vera SRAM

• Fino a 300 utente I/Os

• 130 nanometro, 7-Layer metallo (6 rame), a processo basato a flash di CMOS

• Istante sul supporto del Livello 0

• Soluzione monochip

• Conserva la progettazione programmata una volta spento

• Prestazione di sistema da 350 megahertz

• 3,3 V, 66 megahertz di 64 bit di † del PCI

• ISP facendo uso di decrittazione avanzata di norma di crittografia di 128 bit del Su chip (AES) (eccetto i dispositivi ARM®-permessi a ProASIC®3) via JTAG († compiacente di IEEE 1532)

• FlashLock® per assicurare l'indice di FPGA

• Tensione del centro per potere basso

• Contributo a 1,5 sistemi solo v • Commutatori istantanei di bassa impedenza• Segmentato, hierarchical routing e struttura dell'orologio• 700 Mbps RDT, I/Os LVDS-capace (A3P250 e di cui sopra)

• 1,5 operazione V di 3,3 e V di 2,5, V di Misto-tensione di 1,8, di V

• Supporto di tensione di alimentazione elettrica della vasta gamma per JESD8-B, permettendo che I/Os funzioni a partire da 2,7 V a 3,6 V • Tensioni-su Banca-selezionabili dell'ingresso/uscita a 4 banche per chip

• Norme asimmetriche dell'ingresso/uscita: LVTTL, LVCMOS 3,3 V/2,5 V/1,8 V/1,5 V, 3,3 † di V PCI/3,3 V PCI-X e LVCMOS 2,5 input di V/5,0 V

• Norme differenziali dell'ingresso/uscita: LVPECL, LVDS, B-LVDS e M-LVDS (A3P250 e di cui sopra) • L'ingresso/uscita registra su input, uscita e permette ai percorsi

• ‡ Di risparmio Caldo-permutabile e freddo di I/Os

• † Di tasso di pantano dell'uscita e forza programmabili dell'azionamento • Debole tiri su /-Down

• Prova di ricerca di frontiera di IEEE 1149,1 (JTAG)

• Pacchetti Pin-compatibili attraverso la famiglia ProASIC3